SN74SSQEC32882符合JEDEC SSTE32882标准且具有地址奇偶校验的28位至56位寄存缓冲器 Texas Instruments德州仪器TI

这个1:2或26位1:2和4位1:1注册时钟驱动程序具有奇偶校验，设计用于VDD为1.5 V的DDR3注册内存，VDD为1.35 V的DDR3L注册内存和VDD为1.25 V的DDR3U注册内存。

所有输入是1.5 V， 1.35V和1.25 V CMOS兼容。所有输出都是经过优化的CMOS驱动器，用于驱动DDR3 RDIMM应用中端接走线上的DRAM信号。时钟输出Yn和Yn以及控制网络输出DxCKEn， DxCSn和DxODTn可以用不同的强度和斜度驱动，以优化信号完整性，补偿不同的负载并均衡信号传播速度。

SN74SSQEC32882具有与四芯片选择使能（QCSEN）输入相关的两种基本操作模式。当QCSEN输入引脚打开（或拉高）时，该组件有两个芯片选择输入，DCS0和DCS1，以及每个芯片选择输出的两个副本，QACS0, QACS1， QBCS0和QBCS1。这是"QuadCS禁用"模式。当QCSEN输入引脚拉低时，元件有4个选片输入DCS[3:0]和4个选片输出QCS[3:0]。这是"QuadCS启用"模式。通过本规范的其余部分，DCS[n:0]将表示所有芯片选择输入，其中n=1表示禁用QuadCS， n=3表示启用QuadCS。QxCS[n:0]表示所有的芯片选择输出。

支持单器件安装在DIMM背面的模式。如果MIRROR=HIGH，在这种情况下，输入总线终端（IBT）必须为所有输入信号保持启用状态。

SN74SSQEC32882工作于差分时钟（CK和CK）。数据在CK走高和CK走低的交叉处注册。该数据可以重新驱动到输出，也可以用于访问设备内部控制寄存器。

输入总线数据完整性由奇偶校验功能保护。所有的地址和命令输入信号加起来，和的最后一位与一个时钟周期后系统在输入PAR_IN处传递的奇偶校验信号进行比较。如果它们不匹配，则设备拉开漏极输出ERROUT LOW。控制信号（DCKE0, DCKE1, DODT0, DODT1, DCS[n:0]）不参与此计算。

SN74SSQEC32882采用不同的节能机制，降低热功耗，支持系统掉电状态。通过禁用未使用的输出，功耗进一步降低。