SN74SSTUB32864具有SSTL_18输入和输出的410MHz 25位可配置寄存缓冲器 Texas Instruments德州仪器TI

这个25位1:1或14位1:2可配置的注册缓冲器设计用于1.7 v到1.9 v的VCC操作。在1:1引脚配置下，每个DIMM只需要一个器件就可以驱动9个SDRAM负载。在1:2引脚配置中，每个DIMM需要两个器件来驱动18个SDRAM负载。

除复位（reset）和控制（Cn）输入为LVCMOS外，所有输入均为SSTL_18。所有输出都是针对无端接DIMM负载优化的边控电路，符合SSTL_18规格。

SN74SSTUB32864从差分时钟（CLK和CLK）操作。数据记录在CLK走高和CLK走低的交叉点。

C0输入控制从寄存器a配置（低时）到寄存器b配置（高时）的1:2引脚配置。C1输入控制引脚配置从25位1:1（低时）到14位1:2（高时）。正常工作时，不应将C0和C1调换。它们应该硬连接到有效的低电平或高电平，以便在所需模式下配置寄存器。在25位1:1引脚配置中，A6、D6和H6端子被低电平驱动，为DNU （do-not-use）引脚。

在DDR2 RDIMM应用程序中，RESET被指定为与CLK和CLK完全异步。因此，两者之间不能保证时序关系。当输入reset时，寄存器被清除，相对于禁用差分输入接收器所需的时间，数据输出被快速驱动为低电平。然而，当从复位状态出来时，相对于启用差分输入接收器所需的时间，寄存器会迅速激活。只要数据输入为低电平，并且时钟在从RESET的低电平到高电平转换期间保持稳定，直到输入接收器完全使能，SN74SSTUB32864的设计确保输出保持低电平，从而确保输出不会出现故障。

为了确保在提供稳定时钟之前从寄存器获得定义输出，在上电期间RESET必须保持在低电平状态。

设备支持低功耗待机操作。当RESET为低时，差分输入接收器被禁用，允许非驱动（浮动）数据、时钟和参考电压（VREF）输入。另外，当RESET为低电平时，除QERR外，所有寄存器复位，所有输出强制为低电平。LVCMOS的RESET和Cn输入必须始终保持在有效的逻辑高电平或低电平。

该设备还支持低功耗主动操作，通过监控系统芯片选择（DCS和CSR）输入，并在DCS和CSR输入都高时对Qn输出的变化状态进行门控。如果DCS或CSR输入低，Qn输出正常。RESET输入优先于DCS和CSR控制，当驱动为低电平时，强制Qn输出为低电平。如果不需要DCS控制功能，CSR输入可以硬连接到地，在这种情况下，DCS的设置时间要求与其他D数据输入相同。为了仅用DCS控制低功耗模式，应通过上拉电阻将CSR输入上拉到VCC。

两个VREF引脚（A3和T3）在内部通过约150连接在一起。但是，有必要将两个VREF引脚中的一个连接到外部VREF电源。一个未使用的VREF引脚应该端接一个VREF耦合电容。