CDC5801A具有可编程延迟和相位对齐的低抖动时钟倍频器和分频器 Texas Instruments德州仪器TI

CDC5801A器件提供从单端参考时钟（REFCLK）到差分输出对（CLKOUT/CLKOUTB）的时钟乘法和除法。乘除端子（MULT/DIV0:1）提供乘除比选择，产生12.5 MHz ~ 500 MHz的CLKOUT/CLOUTKB频率，时钟输入基准（REFCLK）范围为19 MHz ~ 125 MHz。

实现的相位校准器提供了在CLKOUT/CLKOUTB和REFCLK或系统中任何其他CLK之间相位对齐（零延迟）的可能性，通过馈送需要对齐到DLYCTRL和LEADLAG终端的时钟。

相位校准器还允许用户以2.6 mUI（单位间隔）的步长延迟或提前CLKOUT/CLKOUTB。对于DLYCTRL端子上的每个上升沿，只要LEADLAG端子上有低电平，输出时钟就会延迟2.6 mui步长。同样地，只要在LEADLAG终端上有高电平，对于DLYCTRL终端上的每一个上升沿，输出时钟将被推进2.6 mui步长。CDC5801A具有故障安全的上电初始化状态机，支持在所有上电条件下正常运行。由于上电后REFCLK和CLKOUT/CLKOUTB之间的相位是随机的，应用程序可以在上电时实现自校准程序以产生特定的相位启动位置，然后用DLYCTRL终端上的时钟编程固定延迟。

根据模式终端的选择（P0:2），该器件的行为作为一个乘法器（通过4、6或8）与相位对准器旁路，或作为一个乘法器或分法器与可编程延迟和相位对准器功能。通过选择端子（po0:2），用户还可以绕过相位对准器和锁相环（测试模式），直接在CLKOUT/CLKOUTB端子上输出REFCLK。通过P0:2端子，输出可以处于高阻抗状态。该器件具有另一种独特的能力，即通过改变VDDREF端子上的电压，能够在REFCLK端子上的宽电压带下工作。